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FAQ 1009118 : ラッチアップ(Latch-up)

CMOSデバイスに、絶対最大定格を越える(VDDより高いか、GND/VSSより低い)電圧を入力すると、ラッチアップが発生することがあります。これは、ノイズなどの影響で、CMOSデバイスのVDD-VSS間が、構造的にショート状態となる現象です。

本来、CMOS構造では、P-chとN-chにしか電流が流れません。ところがCMOS構造は、寄生トランジスタによってサイリスタ構造(PNPN)と等価なので、高電圧を入力すると、電流がチップの下層に流入して寄生トランジスタをONにし、電源からグランドへ突き抜けて、ショート状態となります。

① VINがVDDより高くなる。
② Tr1がONになる。
③ Tr2がONになる。
④ R2に電流が流れて、両端がTr6をONにする電位差となる。
⑤ Tr6がONになる。
⑥ R1に電流が流れて、両端の電位差でTr2のONを継続させる。
⑦ ③~⑥でVDD-VSS間に電流が流れ続け、ラッチアップが発生する。

ラッチアップの原因としては、静電気やノイズ、入力端子への電源電圧範囲外の電圧印加(オーバシュートなどを含む)などがあります。ラッチアップが発生すると、これらの原因がなくなっても、上記のメカニズムでVDD-VSS間に電流が流れ続けます。
ラッチアップはショート状態ですから、劣化を促進させたり、破壊を引き起こしたりします。
もちろん、絶対最大定格は、一瞬でも越えてはならない規格です。
なお、ラッチアップ発生時は、構造的にショートしているためリセットが利かず、電源を遮断・再投入しないと復帰しません。
ただし、ラッチアップが発生すると、デバイスの信頼性を損ないますので、そのまま使用を続けることは好ましくありません。

通常、ラッチアップ対策としては、ノイズ・クリッピング・ダイオードでノイズなどの吸収をします。

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